சுருக்கம்

Performance Improvement of Low Power Double Tail Comparator in UDSM CMOS Technology

N.Bhuvaneswari, V.Gowrishankar, Dr.K.Venkatachalam

In this paper, we present a performance comparison of dynamic comparators. As delay is directly correlated with the submicron scaling, we investigate the performance of the above comparators in terms of delay and Power-Delay Product (PDP). PDP gives the average energy dissipated by the comparator for a single comparison. Simulation results using Tanner EDA revealed better performance of High Speed Dynamic Comparator (HSDC) compared to conventional clocked comparators in 180nm, 250nm and 350nm technologies. Implementation results reveal that high speed dynamic comparator has energy dissipation compared to the best of the designs used for comparison in 180nm technology, when operated at 50 MHz.

மறுப்பு: இந்த சுருக்கமானது செயற்கை நுண்ணறிவு கருவிகளைப் பயன்படுத்தி மொழிபெயர்க்கப்பட்டது மற்றும் இன்னும் மதிப்பாய்வு செய்யப்படவில்லை அல்லது சரிபார்க்கப்படவில்லை

குறியிடப்பட்டது

கல்வி விசைகள்
ஆராய்ச்சி பைபிள்
CiteFactor
காஸ்மோஸ் IF
RefSeek
ஹம்டார்ட் பல்கலைக்கழகம்
அறிவியல் இதழ்களின் உலக பட்டியல்
அறிஞர்
சர்வதேச புதுமையான இதழ் தாக்க காரணி (IIJIF)
சர்வதேச அமைப்பு ஆராய்ச்சி நிறுவனம் (I2OR)
காஸ்மோஸ்

மேலும் பார்க்க